芯片封装由 2D 向 3D 生长的历程中，衍生出多种差别的封装手艺。其中，2.5D 封装是一种先进的异构芯片封装，可以实现从本钱、性能到可靠性的完善平衡。
现在 CoWoS 封装手艺已经成为了众多国际算力芯片厂商的首选，是高端性能芯片封装的主流计划之一，英伟达算力芯片的需求增添大幅提升了 CoWoS 的封装需求，CoWoS 有望进一步发动先进封装加速生长。
CoWoS 封装的优势
CoWoS（Chip on Wafer on Substrate）封装手艺具有多项显著优势，这些优势使其在高性能盘算和先进半导体制造领域中极为主要：
高密度集成：CoWoS手艺允许在简单封装中集成多个芯片，包括处置惩罚器、内存和其他功效？，实现高密度的系统集成。这种集成方法可以显著镌汰芯片间的物理距离，提高整系一切的性能。
缩短互连长度：通过使用硅通孔（TSV）手艺，CoWoS能够实现芯片间的笔直互连，从而大幅缩短信号传输路径，镌汰信号延迟和功耗。
增强信号完整性：由于互连长度的缩短，信号在传输历程中的衰减和滋扰镌汰，从而提高了信号的完整性和可靠性。
降低功耗：更短的互连路径和优化的电源漫衍网络有助于降低整体功耗，这关于移动装备和数据中心等对能效有严酷要求的应用尤为主要。
提高带宽和吞吐量：CoWoS手艺支持高带宽内存（HBM）的集成，这种内存手艺提供了远高于古板DDR内存的带宽，很是适合需要大宗数据处置惩罚的应用，如人工智能和图形处置惩罚。
减小封装尺寸：通过3D堆叠手艺，CoWoS可以在较小的封装尺寸内实现更多的功效和更高的性能，有助于减小电子装备的体积。
提升热治理效率：CoWoS封装允许更有用地漫衍和散热，有助于在高性能盘算中维持稳固的温度，阻止过热导致的性能下降或损坏。
支持异构集成：CoWoS手艺可以集成差别工艺节点的芯片，实现异构集成，这关于整合先进和成熟工艺的芯片很是有用，可以优化本钱和性能。
CoWoS 工艺流程包括多项办法，凭证中国台湾大学资料，总结CoWoS 封装流程可大致划分为三个阶段。在第一阶段，将裸片（Die）与中介层（Interposer）借由微凸块（uBump）举行毗连，并通过底部填充（Underfill）。
在第二阶段，将裸片（Die）与载板（Carrier）相毗连。封装基板（载板）是一类用于承载芯片的线路板，属于 PCB 的一个手艺分支，也是焦点的半导体封测质料，具有高密度、高精度、高性能、小型化及轻薄化的特点，可为芯片提供支持、散热和；さ淖饔，同时也可为芯片与 PCB 母板之间提供电气毗连及物理支持。在裸片与载板相毗连后，使用化学抛光手艺（CMP）将中介层举行薄化，此办法目的在于移除中介层凹陷部分。
在第三阶段，切割晶圆形成芯片，并将芯片连结至封装基板。最后加上；し庾暗幕沸慰蚝透前，使用热介面金属（TIM）填补与盖板接适时所爆发的逍遥。
CoWoS 手艺的变体
现在正在使用的 CoWoS 手艺有三类：
CoWoS-L 封装
CoWoS 手艺的应用
与系统级芯片 (SiP) 等旧式封装手艺相比，CoWoS 手艺可以在一个封装中支持更大都目的晶体管。所有需要大宗并行盘算、处置惩罚大宗数据向量以及需要高内存带宽的应用程序都最适合使用此手艺。
许多公司因 CoWoS 封装的乐成而蓬勃生长。以下是一些示例：
NVIDIA 的 AI 芯片依赖 CoWoS 封装。 AMD 也在探索将 CoWoS 封装应用于其 AI 芯片。 联发科已与台积电相助，将 CoWoS 用于其网络 ASIC。 博通 (Broadcom) 接纳 CoWoS-L 作为其 ASIC 以知足深度学习和网络应用的需求。 Global Unichip Corp. (GUC) 还与台积电相助，将 CoWoS 用于其 AI、HPC 和网络应用芯片。
挑战与限制
制造重大性和本钱思量：CoWoS 是一种 2.5D/3D 集成手艺，与前代手艺相比，制造重大性显著增添。制造重大性直接导致接纳这种封装手艺的芯片本钱增添。这被以为是近年来 HPC 和 AI 芯片本钱增添的一个主要缘故原由。测试 CoWoS 的本钱也会增添总本钱。
集成和良率挑战：2.5D 和 3D 集成电路需要像任何其他集成电路一样举行测试，以确保它们没有任何制造缺陷。然而，测试 2.5D 或 3D 集成电路要难题堪多，由于每个晶圆芯片在装置到中介层之前都需要单独测试，装置后还需要再次测试。除此之外，硅通孔 (TSV) 也需要测试。最后，大型硅中介层特殊容易受到制造缺陷的影响，并可能导致产量损失。
散热挑战：由于中介层和基板之间的热膨胀系数 (CTE) 差别，CoWoS 封装会遇到散热问题。使用有机中介层确实可以在一定水平上限制散热问题。使用底部填充质料可以缓冲硅片和基板之间的热失配，从而大大提高焊点的寿命。
同样，在正面，重漫衍层 (RDL) 的完整性（尤其是两个硅片下方的重漫衍层）容易受到应力影响。μ-bump 底部填充质料再次充当了硅片和 RDL 之间的应力缓冲层。
电气挑战：CoWoS 封装面临着信号和电源完整性问题等电气挑战。
（1）信号完整性：逻辑晶圆到基板的互连：随着数据速率的提高，由于 TSV 的寄生电容和电感，互连的信号传输会变差。为相识决这个问题，起劲优化 TSV，以最大限度地降低电容和电感。逻辑晶圆芯片到 HBM：SoC 和 HBM 之间互连的眼图性能瓶颈归因于互连的寄生电阻和电容。
（2）电源完整性：CoWoS 封装通常用于具有较高数据切换率和较低事情电压的高性能应用。这使得这些封装容易受到电源完整性挑战。
CoWoS 手艺提供更高水平的集成，使集成电路能够扩展以知足一直增添的盘算能力的需求。该手艺一直生长，以确保更好的良率、强盛的功率和热完整性，并进一步增添中介层面积，以允许更多晶圆共享统一基板。CoWoS 将在未来几年继续推动半导体行业的生长。
资料泉源：半导体封装工程师之家。
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